Altera Mentor Verification IP Altera Edition AMBA AXI3/4T Uživatelský manuál Strana 190

  • Stažení
  • Přidat do mých příruček
  • Tisk
  • Strana
    / 783
  • Tabulka s obsahem
  • KNIHY
  • Hodnocené. / 5. Na základě hodnocení zákazníků
Zobrazit stránku 189
Mentor VIP AE AXI3/4 User Guide, V10.2b
172
SystemVerilog Tutorials
Verifying a Master DUT
September 2013
Figure 6-6. slave_ready_delay_mode = AXI4_VALID2READY
The nondefault configuration (slave_ready_delay_mode = AXI4_TRANS2READY) corresponds
to the delay measured from the completion of a previous transaction phase (*VALID and
*READY both asserted). Figure 6-7 shows how to achieve a *READY before *VALID
handshake.
Figure 6-7. slave_ready_delay_mode = AXI4_TRANS2READY
*VALID
*READY
ACLK
*_valid_delay = 4
*_ready_delay = 2
Zobrazit stránku 189
1 2 ... 185 186 187 188 189 190 191 192 193 194 195 ... 782 783

Komentáře k této Příručce

Žádné komentáře