Altera Phase-Locked Loop Uživatelský manuál Strana 13

  • Stažení
  • Přidat do mých příruček
  • Tisk
  • Strana
    / 18
  • Tabulka s obsahem
  • KNIHY
  • Hodnocené. / 5. Na základě hodnocení zákazníků
Zobrazit stránku 12
Figure 2: PLL cclk Cascading and adjpllin Cascading Modes
adjpllin Cascadingcclk Cascading
Output Counter 17
Upstream PLL
cclk Port
adjpllin Port
Downstream PLL
Upstream PLL
Downstream PLL
Output Counter 4
The clock input to PLL comes from the clock input multiplexers. The clock input multiplexers provide
multiple clock sources as reference clock inputs for fractional PLL.
Table 8: Reference Clock Inputs for Fractional PLL
Sources Description
coreclkin Core reference clock from clock network.
adjpllin Adjacent fractional PLL clock source.
refclkin[0] Clock source from adjacent PMA triplet LVPECL buffer.
UG-01087
2015.05.04
PLL-to-PLL Cascading
13
Altera Phase-Locked Loop (Altera PLL) IP Core User Guide
Altera Corporation
Send Feedback
Zobrazit stránku 12
1 2 ... 8 9 10 11 12 13 14 15 16 17 18

Komentáře k této Příručce

Žádné komentáře