Altera Integer Arithmetic IP Uživatelský manuál Strana 146

  • Stažení
  • Přidat do mých příruček
  • Tisk
  • Strana
    / 157
  • Tabulka s obsahem
  • KNIHY
  • Hodnocené. / 5. Na základě hodnocení zákazníků
Zobrazit stránku 145
The following settings are observed in this example:
The widths of the data inputs are all set to 8 bits
The widths of the output ports are set to 16 bits
The asynchronous clear (aclr) and clock enable (ena) signals are enabled
Pipelining is enabled with an output latency of four clock cycles. Hence, the result is seen on the
output ports four clock cycles after the input data is available
The following figure shows the expected simulation results in the ModelSim-Altera software.
Figure 10-2: ALTMULT_COMPLEX Simulation Results
UG-01063
2014.12.19
Understanding the Simulation Results
10-9
ALTMULT_COMPLEX (Complex Multiplier)
Altera Corporation
Send Feedback
Zobrazit stránku 145
1 2 ... 141 142 143 144 145 146 147 148 149 150 151 ... 156 157

Komentáře k této Příručce

Žádné komentáře