Altera DisplayPort MegaCore Function Uživatelský manuál Strana 63

  • Stažení
  • Přidat do mých příruček
  • Tisk
  • Strana
    / 195
  • Tabulka s obsahem
  • KNIHY
  • Hodnocené. / 5. Na základě hodnocení zákazníků
Zobrazit stránku 62
Figure 6-1: Hardware Demonstration Overview
DisplayPort IP Core
(Source)
Clock
Recovery
DisplayPort IP Core
(Sink)
User LEDs
RX
TX
Bitec HSMC
DisplayPort
Daughter Card
FPGA
FPGA Development Board
Nios II Processor
DisplayPort Source
(nVidia, ATI)
DisplayPort-Enabled
Display
Transceiver
Native PHY
(TX)
Transceiver
Native PHY
(RX)
The DisplayPort sink uses its internal state machine to negotiate link training upon power up. A Nios II
embedded processor performs the source link management; software performs the link training
management.
6-2
DisplayPort IP Core Hardware Demonstration
UG-01131
2015.05.04
Altera Corporation
DisplayPort IP Core Hardware Demonstration
Send Feedback
Zobrazit stránku 62
1 2 ... 58 59 60 61 62 63 64 65 66 67 68 ... 194 195

Komentáře k této Příručce

Žádné komentáře