Altera ALTDQ_DQS2 Uživatelský manuál Strana 97

  • Stažení
  • Přidat do mých příruček
  • Tisk
  • Strana
    / 100
  • Tabulka s obsahem
  • KNIHY
  • Hodnocené. / 5. Na základě hodnocení zákazníků
Zobrazit stránku 96
--component-param=USE_OUTPUT_STROBE=”False” --component-
param=DQS_PHASE_SETTING=”3”
This command generates two files—my_dqdqs2.v and my_dqdqs2_altdq_dqs2.sv. The my_dqdqs2.v
file contains the my_dqdqs2 top-level module, and the my_dqdqs2_altdq_dqs2.sv file contains the
source code. The files are in Verilog HDL format.
The ip-generate command generates the ports for the instance based on the parameter values.
Related Information
ALTDQ_DQS2 Ports on page 24
ALTDQ_DQS2 Parameter Settings on page 11
Document Revision History
Table 24: Document Revision History
Date Version Changes
December 2014 2014.12.17 Updated the description for write_strobe_
clock_in signal to explain that the signal is a
full-rate input clock when you set the IP type to
Input for Arria V and Cyclone V devices.
UG-01089
2014.12.17
Document Revision History
97
ALTDQ_DQS2 IP Core User Guide
Altera Corporation
Send Feedback
Zobrazit stránku 96
1 2 ... 92 93 94 95 96 97 98 99 100

Komentáře k této Příručce

Žádné komentáře